[abc80] ABC-buss <=> FPGA (omtänk)

[H. Peter Anvin]

On 03/19/17 03:29, Anders Jansson wrote:
> 
> Jag antar att du bara vill logga två eller fyra gånger per cykel, och
> behöver därför undvika att logga precis i omslagsintervallet för
> signalerna. Så om signalerna slår om på positiv flank så loggar du med
> viss fördröjning på PLLad negativ flank? Skulle man kanske kunna logga
> med intern klocka och använda 3 MHz signalen som en trig att logga 4
> punkter i 12 MHz?
> 

Visst går det.  Känns ändå som något bra att ha.

	-hpa